电源芯片测试的两条相反路线:高压低电流与大电流的工况差异,以及德诺嘉电子电源IC测试座的设计

做电源芯片测试的人，桌上通常同时摆着两类完全不同的活。一类是 AC-DC 控制器、PFC 控制器、高压栅极驱动这类器件，引脚上挂着六七百伏，但流过的电流小到要用微安甚至纳安去量；另一类是 DrMOS、多相 VRM、POL 降压、车规 OBC 里的 SiC 电源芯片，输出电压只有 1 伏上下，电流却从几十安一直铺到两百安。

这两类工况对测试座的要求，很多时候是反着来的。高压侧要的是"尽量隔开"，大电流侧要的是"尽量压实"。把两类需求塞进同一个座子里，是电源类治具设计里最容易被低估的一件事。

一、先摊开看：两类工况到底差在哪

这张表里最值得琢磨的是"对接触电阻的态度"这一行。同样是 10 毫欧的接触电阻，放在纳安级漏电测量里完全可以忽略，放在 60A 的导通电阻测量里就是 60 毫伏的读数偏差——而 DrMOS 的 Rds(on) 本身可能也就一两个毫欧。同一个物理量，在两条路线上差了三个数量级的敏感度。

二、高压低电流：测的是绝缘，不是导通

高压侧最容易被漏掉的一点，是座子本身会成为被测对象的一部分。测 HV 脚漏电流时，仪器测到的是"芯片漏电流 + 座子漏电流 + 测试板漏电流"的总和。芯片规格书标的可能是 1µA，而一块吸了潮的 PPS 基座表面，在 150℃ 下自己就能贡献几百纳安。

所以高压路线的第一件事是选材料，而且选的是那些在数据表里不那么显眼的参数。

相比耐压值，CTI（相对漏电起痕指数）更值得看。 耐压值是一次性的击穿门槛，CTI 描述的是材料表面在电场和污秽共同作用下形成碳化通路的能力。同样标称耐压 5kV 的两种材料，CTI 600 和 CTI 175 在长期使用后的表现完全是两回事：前者表面碳化缓慢，后者可能几百小时后就沿表面爬出一条肉眼几乎看不见的黑色细线，这条线本身就是漏电通路。

吸湿率在高压场合的影响被普遍低估。 不少工程塑料在常温下吸湿率只有百分之零点几，看起来可以忽略；但在 85℃/85%RH 的环境里放置几百小时后，材料内部吸收的水分足以把表面绝缘电阻拉低一两个数量级。更麻烦的是，吸收的水分在温度循环时会局部凝结，出现在两个高压引脚之间的凝露，等于临时架了一座桥。

结构设计上，高压型座子做的基本都是同一件事：增加爬电距离。常见做法是在两个高压焊盘之间的基座上开一道槽或者起一条筋。开槽的逻辑是，沿面放电必须贴着表面走，把平面距离变成"下去—过去—上来"的立体路径，实际爬电距离可以增加一倍以上。起筋的逻辑类似，只是成本更低。

还有一条在产线上经常背锅的经验：高压测试回路里的电晕放电与拉弧。空气在强电场下会电离，边角越尖锐越容易起晕。座子上的金属紧固件、探针尖、甚至压扣的棱角，在 800V 工况下都可能成为电晕源。处理方式通常是在结构上把金属件埋进基座、把尖角倒圆、在关键位置灌封。拉弧的破坏性更大——一旦起弧，弧道温度足以把周围的有机材料直接碳化，碳化物导电，于是电弧有了持续的燃料，最后烧穿整个座子。这也是为什么高压工位普遍要求串联限流电阻和保护电路，而不是把电压直接硬加到被测件上。

小电流测量这边，主要对手是泄漏与干扰。纳安级电流测量必须在座子与测试板层面就做好屏蔽与 guarding，而不是到了仪表端再想办法。常见配置是给敏感节点配一圈等电位的 guard 环，把表面的寄生泄漏电流"接走"，让它流不到测量节点上去。这一条在常温下收益有限，在 125℃ 高温下能差出一个数量级。

三、大电流：测具本身就是电路的一部分

大电流路线的逻辑反过来：座子不再是旁观者，而是被测回路里的一只电阻、一段电感、一个热源。

四线制是硬门槛。 测 Rds(on) 这类毫欧级参数时，如果不把供电通路和电压测量通路分开，探针接触电阻、针体电阻、导线电阻会全部算进读数里。开尔文接法把电流回路与电压 sense 回路在物理上分开，测量的才是真正的芯片两端电压。难点在于，这个"分开"必须一直保持到接触点——如果 sense 线和电流线在探针座内部就被短接到一起了，四线制等于白做。这也是大电流座子结构普遍比高压座子复杂的原因之一。

探针自热是最容易被忽视的误差源。 单针过 30A，探针自身会发热；发热后针体电阻上升，接触点温度上升，接触电阻跟着变化。结果是：电流加上去的最初几秒读数和一分钟后读数不一样。有经验的产线做法是脉冲测量或者延时后读数，但前提是知道延时多久——这个时间常数取决于探针材质、针径和散热条件，不是通用值。

IR drop 会让芯片拿不到它该有的电压。 60A 电流在 5 毫欧的通路压降上是 0.3V，对 1V 输出的 POL 芯片来说，这 0.3V 直接决定了它工作在什么条件下。解决办法是远端补偿：在座子或老化板上把 sense 点直接引到芯片引脚根部，让电源根据 sense 电压而非输出端电压来调节。不做补偿的话，测出来的"效率"里包含了路径损耗，测出来的"负载调整率"里也混进了路径电阻，数据好看但不可信。

纹波测量的问题在地环路。 开关电源芯片的输出纹波通常是十几毫伏量级，如果测量回路和大电流回路共用一段地，那段地上的电流波动会直接在纹波读数里出现。处理方式是把功率地和信号地在座子层面就单点连接，而不是等它们在测试板或电源端自然汇合。

四、真正的难点：两个极端长在同一颗芯片上

前面两章是分开说的，但现实里大量电源芯片是把两个极端做在同一颗上的。

AC-DC 控制器里，HV 启动脚旁边就是驱动输出和电流采样脚；合封 GaN 的器件，600V 的功率回路和几伏的控制回路间距可能只有一两个毫米；DrMOS 内部，高端栅极驱动的浮地节点在几十伏之间快速跳变，而旁边的功率回路正在过几十安。

这时候设计上的冲突就具体了：

爬电距离和载流能力争夺同一块面积。 高压要求引脚之间留出距离、开槽、加绝缘；大电流要求探针加粗、接触面积加大、金属尽可能多。这两者在有限空间里是此消彼长的。实际处理通常是分区：把座子按引脚性质划成高压区和功率区，两区之间用开槽或绝缘隔板物理隔离，区内各自按自己的规则优化。

屏蔽与 guard 的接法需要分开考虑。 高压区的 guard 是防泄漏，接的是等电位；功率区的屏蔽是防干扰，接的是功率地。两者如果混接，功率地的噪声会顺着 guard 网络窜进高压测量节点。

热与电的耦合。 功率区的热量会传到高压区，而高温恰恰是绝缘劣化的加速器。在这个组合里，散热设计不只是为了芯片结温，也是为了让高压区的材料别长期工作在温度上限。

这一章说的其实就是一件事：电源类治具不能只按封装选型，必须按引脚的电气性质分区设计。 同一个 BGA77 封装，用在高精度 PMIC 上和用在 DrMOS 上，座子内部的走线规则、间距、屏蔽结构可以完全不同。

五、测试项与工况的对应关系

把常见测项按两条路线分开列，能更清楚地看到测具需求的差异：

最后一行值得单独说：功率循环考验的不是座子能不能过电流，而是它在反复热胀冷缩之后还能不能保持接触。这一项和插拔次数是两个不同的寿命维度，很多座子插拔寿命还很充裕，但在几千次功率循环后簧片应力松弛，接触电阻先飘了。

六、老化场景：偏压老化和满载老化是两回事

测试是一瞬间的事，老化是上千小时的事。两类工况进入老化阶段后，矛盾点会各自放大。

高压侧走的是偏压老化。 典型条件是高温反偏 HTRB（比如 150℃、80% 额定偏压、1000 小时）和高温高湿反偏 H3TRB（85℃/85%RH、加偏压、1000 小时）。这类老化里芯片功耗极小，主要热源是腔体本身，老化板和座子承受的是长时间高温 + 持续电场的组合。

这个组合下最先出问题的往往不是芯片，是治具。有机材料在高温电场下长期工作会逐渐碳化，碳化通路又进一步加剧局部发热，形成正反馈。所以高压老化座的关键指标不是载流，是长期绝缘稳定性：材料的耐热等级、CTI、抗水解能力，以及结构上的防凝露设计。

还有一条操作上的经验：高压老化最怕虚接。高压工位如果接触不良，接触点会在高电压下打火，电弧直接烧蚀触点和周边基座。因此在入腔前做一次接触确认，成本远低于老化腔里烧掉一板座子。

大电流侧走的是满载老化与功率循环。 常见条件是满载高温老化（如 85℃ 满载 72 小时）和功率循环 PC（按 IEC 60749-34，通流加热到结温上限再断电冷却，循环数千到数万次）。

这里的矛盾集中在散热。一颗几十瓦的芯片在满载老化时，热量的两条出路——向上经封装表面到空气、向下经散热焊盘到座子——后者的效率直接取决于座子的热设计。座子如果只考虑导电不考虑导热，芯片结温会比预期高出一大截，老化结果要么过于严苛（好芯片被判失效），要么因为热保护频繁动作而根本没完成规定的老化时长。

大电流老化还有一个高压侧没有的问题：邻座热耦合。 32 工位甚至 64 工位的老化板满载起来，总功耗是几千瓦量级。一个工位接触不良导致局部过热，热量会传给相邻工位，邻座温度升高又进一步加剧接触电阻上升——整块板可能出现连锁式的温升。因此大电流老化的工位密度不能按高压老化的密度来排，散热通道、风道方向、板间间距都要重新算。

七、老化板：两类工况的 PCB 逻辑也是反的

大电流板上有一项常被忽略的设计：热电动势。在大电流、高温度差的回路里，不同金属的接点会产生热电势，量级在几十微伏。对于毫欧级测量对应的毫伏读数，这个误差不可忽视。处理方式是在关键测量通路里避免异种金属直接对接，或者用交流测量、正负电流取平均的办法抵消。

八、测试座设计的逐项对照

把前面的分析收敛到座子本身的几个设计维度：

有一条跨两类都成立的经验：材料的热膨胀系数要和芯片封装匹配。温差 100℃ 以上时，基座与芯片的膨胀差会直接转化成引脚上的位移，位移超过探针的弹性补偿范围，就会出现接触不良甚至崩球。常用的做法是把基座材料的 CTE 控制在接近封装基板或引线框架的水平，差值太大就要在结构上留补偿余量。

九、德诺嘉电子的分路方案

深圳德诺嘉电子在电源芯片这块的做法，是把两条路线的硬件需求分开列，而不是用一个通用规格去覆盖。从其公开的电源芯片测试资料看，几个规格点正好对应前文拆出来的各个矛盾：

大电流这条线上，公开给出的是定制加厚铍铜镀金大电流探针，单针耐受 30A，接触电阻不大于 8 毫欧；针对算力供电芯片（DrMOS、多相 VRM、POL）适配 56/88/128 ball 的 FCBGA 功率封装，兼容 0.8/0.9mm 球距，并且支持底部大尺寸散热焊盘的同步接触——这一条对应的是第三章说的 IR drop 与散热通路问题，散热焊盘不仅要能导电，更要能导热。在更大电流的场合，公开资料中列出了探针直径不小于 0.5mm、承载可达 200A、接触电阻不大于 2 毫欧的方案。

散热这块有公开的实测数据：30A 持续测试 1 小时，触点温度 58℃（环境 25℃）；80A 持续 2 小时，配 5V 静音风扇与壳体导流槽后座温稳定在 65℃；150A 持续 4 小时，改用内部微型水冷通道（通道直径 3mm，水流 0.5m/s）、铜钨合金刀片针（加厚至 2mm）与氮化铝陶瓷绝缘层（0.5mm，兼顾绝缘与导热），座温控制在 52℃。这组数据的价值不只是"能过电流"，而是给出了不同电流量级下散热方案的换挡点——30A 靠自然散热，80A 要加风冷，150A 得上水冷。

高压与绝缘这条线上，公开给出的是 PEEK 陶瓷加阻燃环氧树脂的组合，绝缘耐压不低于 2kV；在其定制能力清单里，还列了高压 1000V 以上场景的绝缘强化方案（耐电压不低于 5kV）与低电感探针设计。这两条对应第二章的 CTI、爬电与耐压问题。

小信号测量这边，公开方案里给的是接地屏蔽网络（干扰衰减 80dB 以上）、接触电阻稳定在 50 毫欧以内、针体定位误差控制在 ±0.01mm，以及电压 ±0.01V、电流 ±0.001A 的采集精度。定位精度这一条在第四章的混合封装场景里尤其关键——引脚性质不同、间距极小的时候，±0.01mm 的对位能力直接决定了会不会出现相邻引脚短路。

结构上，耐压高温基座覆盖 -40℃ 至 +160℃，抗电弧烧蚀；集成散热导流结构用于还原风冷工况；翻盖式配防撞限位，避免功率芯片被压崩球；支持 32/64 工位定制与 ATE 对接；老化座内置散热片与散热风道。此外，其公开的定制指南中还提到探针接触压力偏差控制在 5% 以内、探针座与芯片 CTE 差值控制在 3ppm/℃ 以内、以及通过有限元仿真验证探针在大电流下的温升分布——这几条恰好落在第八章末尾说的那两个共性问题上。

在具体的电源管理芯片项目上，公开的落地数据是测试良率提升至 99.7% 以上，测试周期缩短 35%，单颗测试成本降低 20%。对批量老化场景，还给出了 BGA77 电源管理转换 IC 老化治具（镀金加厚 C PIN，单 ball 可过 2A，接触阻抗小于 30 毫欧，铝合金下压式自动化结构）以及电源芯片 BGA77-1.27 翻盖弹片老化座（阻抗 10 毫欧，-55℃ 至 +165℃，PPS 基座）这样的规格。

这些规格的共同点是：没有一项是单独成立的。单针 30A 要配接触电阻指标，接触电阻要配散热方案，散热方案要配工位密度，工位密度又回过头来限制并联能力。电源类治具的设计本质上是这些参数之间的相互约束，而不是各项指标的堆叠。

十、选型的对号入座

电源芯片测试的复杂性，根源在于它同时容纳了半导体测试里两个最难伺候的极端：一边是几百伏电压下要分辨纳安，一边是一伏电压下要分辨毫欧。前者的对手是绝缘材料和寄生泄漏，后者的对手是接触电阻和热量。

对芯片测试座而言，这意味着不能再按"封装 + 引脚数"这种粗颗粒度去选型。同一个封装，走高压小信号还是走大电流功率，内部设计可以是两套东西。把引脚的电气性质分清楚，再决定材料、间距、针型、散热与屏蔽，是电源类治具设计里最前置也最容易被跳过的一步。